dtlab_t6

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dtlab_t6 [2024/04/29 08:56] – [Logikanalysator im MSO-X 4034A] beckmanfdtlab_t6 [2025/04/10 16:32] (current) – svg to dokuwiki beckmanf
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 ==== VHDL toplevel top_shift ==== ==== VHDL toplevel top_shift ====
-Die Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/top_shift.vhd|top_shift.vhd]] beschreibt das Modul "top_shift". "top_shift" stellt den toplevel auf dem FPGA dar. In Abbildung 2 sind die Ein- und Ausgänge von "top_shift" dargestellt.+Die Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/top_shift.vhd|top_shift.vhd]] beschreibt das Modul "top_shift". "top_shift" stellt den toplevel auf dem FPGA dar. In Abbildung 2 sind die Ein- und Ausgänge von "top_shift" dargestellt.
  
-<html> +{{ :public:praktikum_digitaltechnik:top_shift.svg?width=300 |toplevel topshift}}
-<img src="http://breakout.hs-augsburg.de/dwimg/top_shift.svg" width="400" > +
-</html>+
  
 Abb. 2: Toplevel top_shift Abb. 2: Toplevel top_shift
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 In Abbildung 3 ist ein beispielhafter Signalverlauf für clk, rst_n und x dargestellt. **Ergänzen Sie das Timingdiagramm**. In Abbildung 3 ist ein beispielhafter Signalverlauf für clk, rst_n und x dargestellt. **Ergänzen Sie das Timingdiagramm**.
  
-<html> +{{ :public:praktikum_digitaltechnik:edge-detect-timing.svg?width=800 |Timing Schieberegister}}
-<img src="http://breakout.hs-augsburg.de/dwimg/edge-detect-timing.svg" width="800" > +
-</html>+
  
 Abb. 3: Timingdiagramm Schieberegister Abb. 3: Timingdiagramm Schieberegister
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 Der Eingang SW wird in der Simulation mit einem konstanten Wert simuliert. Der Eingang SW wird in der Simulation mit einem konstanten Wert simuliert.
  
-Für die Stimulation der Eingänge wird die Testbench in [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/t_top_shift.vhd|t_top_shift.vhd]] eingesetzt.+Für die Stimulation der Eingänge wird die Testbench in [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/t_top_shift.vhd|t_top_shift.vhd]] eingesetzt.
  
 Dort ist die Schaltung top_shift als Device Under Test (DUT) instantiiert. In der Testbench gibt es VHDL Code für die Simulation des 50 MHz Taktsignals, den asynchronen Reset und den Taster KEY(1) für den Eingang x des Schieberegisters. Dort ist die Schaltung top_shift als Device Under Test (DUT) instantiiert. In der Testbench gibt es VHDL Code für die Simulation des 50 MHz Taktsignals, den asynchronen Reset und den Taster KEY(1) für den Eingang x des Schieberegisters.
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 Abb. 5: gtkwave zeigt die Simulationsergebnisse der ghdl Simulation von top_shift Abb. 5: gtkwave zeigt die Simulationsergebnisse der ghdl Simulation von top_shift
  
-In Abbildung 5 ist die Darstellung der Simulationsergebnisse mit gtkwave abgebildet.+In Abbildung 5 ist die Darstellung der Simulationsergebnisse mit gtkwave abgebildet. gtkwave zeigt nicht alle Signale, sondern einige ausgewählte, die in der Datei view_signals.gtkw festgelegt sind. Mit der aktuellen Auswahl wird das Schieberegister mit Takt, reset und dem Eingang x dargestellt. 
  
-gtkwave zeigt nicht alle Signale, sondern einige ausgewählte, die in der Datei view_signals.gtkw festgelegt sind. Mit der aktuellen Auswahl wird das Schieberegister mit Takt, reset und dem Eingang x dargestellt. +Diese Signale sollen auf dem Expansionport ausgegeben werden. Mit der aktuellen Signalauswahl wird der Expansionport in der Simulation nicht dargestellt. In der Testbench ist das Signal "sim_exp" an den Ausgangsport EXP von top_shift angeschlossen. **Wählen Sie das Signal sim_exp links aus und stellen Sie sim_exp in gtkwave dar. Machen Sie einen Screenshot.** Beurteilen Sie ob alle relevanten Signale am Expansionport zu sehen sind.
  
-Diese Signale sollen auf dem Expansionport ausgegeben werden. Das ist mit der aktuellen Signalauswahl nicht möglich. In der Testbench ist das Signal "sim_exp" an den Ausgangsport EXP von top_shift angeschlossen. **Wählen Sie das Signal sim_exp links aus und stellen Sie sim_exp in gtkwave dar. Machen Sie einen Screenshot.** +Wenn Sie die Auswahl der dargestellten Signale in gtkwave geändert haben und gtkwave schließen und neu starten, dann wird wieder die vorkonfigurierte Signalauswahl dargestellt. Sie können gtkwave auch geöffnet lassen, den VHDL Code ändern, dann im Simulationsverzeichnis "make" eingeben und auf den Reloadknopf in gtkwave drücken. Alternativ können Sie die Signalauswahl auch mit "File -> Write Save File" speichern. Dann wird auch nach einem Neustart von gtkwave die gespeicherte Signalauswahl dargestellt.
- +
-Wenn Sie die Auswahl der dargestellten Signale in gtkwave geändert haben, dann können Sie im Simulationsverzeichnis einfach "make" eingeben und auf den Reloadknopf in gtkwave drücken. Sie können die Signalauswahl auch mit "File -> Write Save File" speichern.+
  
 ==== Umstrukturierung und Instantiierung des Flankendetektors ==== ==== Umstrukturierung und Instantiierung des Flankendetektors ====
  
-Die Funktion des Flankendetektors ist direkt in top_shift.vhd beschrieben. Der Flankendetektor soll jetzt in eigenes Modul und damit in eine eigene Datei bewegt werden. Die Funktion der Schaltung soll sich nicht ändern, d.h. wir strukturieren den Code nur etwas anders. Dazu ist schon die Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/edge.vhd|edge.vhd]] vorbereitet. Die Datei enthält schon die entity "edge" mit den geplanten Ein- und Ausgängen.+Die Funktion des Flankendetektors ist direkt in top_shift.vhd beschrieben. Der Flankendetektor soll jetzt in eigenes Modul und damit in eine eigene Datei bewegt werden. Die Funktion der Schaltung soll sich nicht ändern, d.h. wir strukturieren den Code nur etwas anders. Dazu ist schon die Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/edge.vhd|edge.vhd]] vorbereitet. Die Datei enthält schon die entity "edge" mit den geplanten Ein- und Ausgängen.
  
-<html> +{{ :public:praktikum_digitaltechnik:edge.svg?width=300 |Modul edge}}
-<img src="http://breakout.hs-augsburg.de/dwimg/edge.svg" width="400" > +
-</html>+
  
 Abb. 6: Das Modul "edge" als Flankendetektor Abb. 6: Das Modul "edge" als Flankendetektor
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 ==== Ringzähler für die roten LEDs ==== ==== Ringzähler für die roten LEDs ====
  
-Die roten LEDs werden derzeit direkt von den Schaltern SW gesteuert. Die roten LEDs sollen mit einem 10 Bit Ringzähler angesteuert werden. Der Ringzähler soll in die Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/ringcnt.vhd|ringcnt.vhd]] kommen. Die Datei ist schon vorbereitet, aber es fehlen u.a. die Ports in der entity.+Die roten LEDs werden derzeit direkt von den Schaltern SW gesteuert. Die roten LEDs sollen mit einem 10 Bit Ringzähler angesteuert werden. Der Ringzähler soll in die Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/ringcnt.vhd|ringcnt.vhd]] kommen. Die Datei ist schon vorbereitet, aber es fehlen u.a. die Ports in der entity.
  
-<html> +{{ :public:praktikum_digitaltechnik:ringcnt.svg?width=300 |ringcnt}}
-<img src="http://breakout.hs-augsburg.de/dwimg/ringcnt.svg" width="400" > +
-</html>+
  
 Abb. 7: Ein- und Ausgänge des Moduls ringcnt Abb. 7: Ein- und Ausgänge des Moduls ringcnt
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 Stellen Sie im Labor Ihre Ergebnisse vor. Bringen Sie die Zeichnungen und die Screenshots der Simulationen mit. Stellen Sie im Labor Ihre Ergebnisse vor. Bringen Sie die Zeichnungen und die Screenshots der Simulationen mit.
  
-==== Nachweis Flankendetektor auf dem FPGA am Expansionport ====+==== Nachweis Ringzähler en_i = '1' auf dem FPGA am Expansionport ====
  
 Schliessen Sie zunächst eine Analogprobe des Oszilloskops an den Expansionport an und zeigen Sie das Taktsignal. Schliessen Sie zunächst eine Analogprobe des Oszilloskops an den Expansionport an und zeigen Sie das Taktsignal.
  
-Schliessen Sie dann vier Probes vom Logikanalysator an den Expansionport an um die Signale clk, rst_n, x und en zu zeigen. Stellen Sie das Oszilloskop auf "Singleshot" Betrieb um und zeigen Sie, dass die Flankenerkennung funktioniert. Machen Sie einen Screenshot um die Funktion zu dokumentieren.+Schliessen Sie die Probes 0 bis 7 vom Logikanalysator an den Expansionport an um die Signale clk, rst_n, x, en und die vier Bit des Ringoszillators sichtbar zu machen. Sorgen Sie dafür, dass der en_i Eingang des Ringzählers permanent auf '1' ist. Zeigen Sie die Funktion des Ringoszillators für en_i = '1' am Logikanalysator anhand der vier beobachteten Bits des Ringoszillators. Dokumentieren Sie die Funktion mit einem Screenshot.
  
-==== Nachweis Ringzähler en_i = '1' auf dem FPGA am Expansionport ====+==== Nachweis Flankendetektor auf dem FPGA am Expansionport ====
  
-Schliessen Sie die restlichen vier Probes vom Logikanalysator an den Expansionport an um zusätzlich die vier Bit des Ringoszillators sichtbar zu machen. Sorgen Sie dafür, dass der en_i Eingang des Ringzählers permanent auf '1' ist. Zeigen Sie die Funktion des Ringoszillators für en_i = '1' am Logikanalysator anhand der vier beobachteten Bits. Dokumentieren Sie die Funktion mit einem Screenshot.+Stellen Sie das Oszilloskop auf "Singleshot" Betrieb um und zeigen Sie, dass die Flankenerkennung funktioniert. Machen Sie einen Screenshot um die Funktion zu dokumentieren.
  
 ==== Nachweis Ringzähler + Flankenerkennung auf dem FPGA am Expansionport ==== ==== Nachweis Ringzähler + Flankenerkennung auf dem FPGA am Expansionport ====
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  • by beckmanf