dtpr_versuch_6

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dtpr_versuch_6 [2013/11/13 09:24] – hsync entwurf entfernt beckmanfdtpr_versuch_6 [2023/04/17 14:12] (current) – new module beckmanf
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 Im DE1 Usermanual  Im DE1 Usermanual 
  
-https://www.hs-augsburg.de/~haf/secure/prototypeboards/DE1_UserManual_v1018.pdf+https://www.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/DE1_user_manual/DE1_UserManual_v1.2.1.pdf
  
-ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. Die Funktion dieser Verschaltung ist hier+ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. 
  
-http://www.javiervalcarce.eu/wiki/Binary-Weighted_Digital_To_Analog_Converter  +In der praktischen Prüfung müssen Sie einen Bericht über Ihren Entwurf, die Simulationen und die Messungen abgeben. Deshalb haben Sie hier die Gelegenheit solche Berichte abzugeben. Die Form des Berichts ist  hier: [[:dt_berichtsform | Form der Berichts]] beschrieben.
- +
-beschrieben. +
  
 ==== Fragen zur Vorbereitung ==== ==== Fragen zur Vorbereitung ====
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 ===== Laboraufgaben ===== ===== Laboraufgaben =====
  
-Lassen Sie im Labor diese {{:public:digilab_vga:dtpr-checkliste-v6.pdf|Checkliste V6}} von den Betreuern abzeichnen. Installieren Sie das Projektverzeichnis {{:public:digilab_vga:digilab_vga.zip|digilab_vga.zip}}. +Installieren Sie das Projektverzeichnis mit
  
 +<code>
 +git clone https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/eds1.git
 +</code>
 ==== Analyse des VGA DAC ==== ==== Analyse des VGA DAC ====
  
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   - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerständen zusammen. Wie modellieren Sie die digitalen Ausgänge des FPGA?   - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerständen zusammen. Wie modellieren Sie die digitalen Ausgänge des FPGA?
   - Berechnen Sie die erwarteten Spannungen für VGA_R(3..0) = "0000" und "1111".   - Berechnen Sie die erwarteten Spannungen für VGA_R(3..0) = "0000" und "1111".
-  - Analysieren Sie die Schaltung "de1_vgadac" im Projektverzeichnis. Vergleichen Sie die Schaltung mit der von Ihnen vorgeschlagenen Schaltung aus Punkt 1. Wie können Sie mit dieser Schaltung die Kennlinie messen? +  - Erstellen Sie eine Schaltung de1_vgadac mit der zu erstellenden VHDL Datei "de1_vgadac_rtl.vhd" mit der Sie den roten VGA Kanal über die Schalter SW3 bis SW0 kontrollieren können. Das zugehörige pnr Verzeichnis soll de1_vgadac heissen. 
 +  - Wie können Sie mit dieser Schaltung die Kennlinie messen? 
   - Messen Sie die Ausgangsspannungen für alle möglichen Wertekombinatonen von VGA_R.    - Messen Sie die Ausgangsspannungen für alle möglichen Wertekombinatonen von VGA_R. 
   - Berechnen Sie die Werte bei idealem DAC Verhalten.   - Berechnen Sie die Werte bei idealem DAC Verhalten.
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 Zunächst sollen die Signalverläufe eines unbekannten VGA Signals am Ausgang des DE1 FPGA Boards gemessen und  Zunächst sollen die Signalverläufe eines unbekannten VGA Signals am Ausgang des DE1 FPGA Boards gemessen und 
 analysiert werden. In dieser {{:vga-messungen-fpga-belegung.zip|}} Datei ist für jede Gruppe eine FPGA  analysiert werden. In dieser {{:vga-messungen-fpga-belegung.zip|}} Datei ist für jede Gruppe eine FPGA 
-Belegungsdatei enthalten. Laden Sie FPGA Belegungsdatei für Ihre Gruppe über den Quartus Programmer auf das FPGA. Ihre Aufgabe ist die Messung und Analyse des Signals mit dem Oszilloskop und dem Logikanalysator. Beantworten Sie folgende Fragen und **notieren Sie die Antworten auf einem Zettel. ** Begründen Sie Ihre Antworten! Skizzieren Sie die gemessenen Signalverläufe. +Belegungsdatei enthalten. Laden Sie die FPGA Belegungsdatei für Ihre Gruppe über den Quartus Programmer auf das FPGA. Ihre Aufgabe ist die Messung und Analyse des Signals mit dem Oszilloskop und dem Logikanalysator. Im Rahmen eines schriftlichen Analyseberichts müssen Sie folgende Fragen beantworten. 
  
   - Welche Polarität hat das VSYNC Signal? Ist es high- oder low-aktiv?    - Welche Polarität hat das VSYNC Signal? Ist es high- oder low-aktiv? 
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   - Geben Sie die front porch und back porch Zeit für das VSYNC Signal an.    - Geben Sie die front porch und back porch Zeit für das VSYNC Signal an. 
   - Skizzieren Sie den Amplitudenverlauf für die R, G und B Signale.    - Skizzieren Sie den Amplitudenverlauf für die R, G und B Signale. 
-  - Skizzieren Sie das Bild, das am Monitor erscheint, wenn Sie das FPGA an einen Monitor anschliessen. Geben Sie die Farben im Bild an.   +  - Skizzieren Sie das Bild, das am Monitor erscheint, wenn Sie das FPGA an einen Monitor anschliessen. Geben Sie die Farben im Bild an.
  
-== Verifikation mit der Nachbargruppe ==+Begründen Sie Ihre Antworten und nehmen Sie Messbilder vom Oszilloskop in Ihren Bericht mit auf. Zu der Antwort müssen geeignete Messungen (mit Bild) im Bericht vorhanden sein.
  
-Nach der Messung, Analyse und Beantwortung der Fragen müssen Sie in der Lage sein einem Vertreter einer anderen Gruppe Ihre Antworten plausibel zu machen. Wählen Sie einen Vertreter aus Ihrer Gruppe, der in Ihrer Partnergruppe die Ergebnisse prüft. Jetzt werden die Gruppen gemischt und die Ergebnisse nochmal kontrolliert. Der "Prüfer" zeichnet die Ergebnisse der Partnergruppe ab. Warten Sie mit diesem Schritt bis alle Gruppen mit der Analyse fertig sind. +== Bericht == 
 + 
 +Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. 
 + 
 +Laden Sie den Bericht als pdf Datei mit dem Dateinamen "eds1_vgadac_<name1>_<name2>.pdf" im [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | Moodlekurs hoch]]. 
  
 == Anschluss eines VGA Monitors an das Board == == Anschluss eines VGA Monitors an das Board ==
  
-Wenn Sie mit Ihrer Ausarbeitung fertig sind, wird der VGA Monitor an das FPGA angeschlossen und das erwartete Bild mit dem Monitorbild verglichen. +Wenn Sie mit Ihrer Ausarbeitung fertig sind und ein Betreuer den Bericht abgenommen hat, wird der VGA Monitor an das FPGA angeschlossen und das erwartete Bild mit dem Monitorbild verglichen. 
  
 +==== Zulässige Komponenten für den Schaltungsentwurf ====
  
-=== Zulässige Komponenten ===+In den weiteren Versuchen werden Sie auf dem Papier Schaltungen entwerfen. Für den Schaltungsentwurf sollen Sie die folgenden Grundkomponenten nach Bedarf verwenden. 
  
 == D-Flipflop == == D-Flipflop ==
Line 154: Line 161:
 architecture rtl of reg is architecture rtl of reg is
 begin begin
-  q_o <= '0' when res_n = '0' else d_i when rising_edge(clk_i);+  q_o <= "0000000000" when res_n = '0' else d_i when rising_edge(clk_i);
 end architecture; end architecture;
 </code> </code>
Line 165: Line 172:
   signal clk, res_n : std_ulogic;   signal clk, res_n : std_ulogic;
 begin begin
-  q <= '0' when res_n = '0' else d when rising_edge(clk);+  q <= "0000000000" when res_n = '0' else d when rising_edge(clk);
   -- weiterer Code   -- weiterer Code
   --    -- 
Line 219: Line 226:
  
 {{:adder.jpg|Addierer}} {{:adder.jpg|Addierer}}
 +
 +Der Addierer steht als VHDL Komponente in src/adder_rtl.vhd zur Verfügung. 
 +
 +== Vergleicher ==
 +
 +Ein Vergleicher mit ge_o = '1', wenn a >= b, sonst '0'. 
 +
 +{{ :public:digilab_vga:dtpr_v6_compare.jpg?200 | Vergleicher}}
 +
 +Der Vergleicher steht als VHDL Komponente in src/compare_rtl.vhd zur Verfügung. 
  
 == Logik auf Basis von booleschen Ausdrücken == == Logik auf Basis von booleschen Ausdrücken ==
Line 232: Line 249:
  
 {{:boolean-logic.jpg|Addierer}} {{:boolean-logic.jpg|Addierer}}
- 
 ==== Design Clock Enable Generator ==== ==== Design Clock Enable Generator ====
  
Line 269: Line 285:
   - Danach wechseln die Rollen.    - Danach wechseln die Rollen. 
  
-=== Designphase ===  +=== Designphase und Verifikation === 
- +
-In der Designphase soll der Entwurf in VHDL umgesetzt werden. +
  
-  - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Modifizieren Sie dazu die VHDL Datei "clockengen_rtl.vhd". Verwenden Sie Signalnamen aus Ihrem Papierentwurf. +In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben.
-  - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis lautet "clockengen". Die Testbench ist bereits vorhanden. +
  
-=== Verifikationsphase ===+  - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. 
 +  - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten. 
 +  - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverläufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repräsentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein. 
 +  - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht mit dem Dateinamen "eds1_clockengen_<name1>_<name2>.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch.
  
-Jetzt sollen die Gruppen gegenseitig ihr Design kontrollieren. 
  
-  - Teilen Sie Ihre Gruppenmitglieder auf in einen "Tester" und einen "Erklärer".  
-  - Jeweils ein "Tester" geht zu einer anderen Gruppe und lässt sich vom "Erklärer" das Design und den Simulationsverlauf erläutern.   
  
  
  • dtpr_versuch_6.1384331052.txt.gz
  • Last modified: 2013/11/13 09:24
  • by beckmanf