dtpr_versuch_6

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dtpr_versuch_6 [2018/04/30 14:40] – [Messung und Analyse eines unbekannten VGA Signals] Bericht eingefügt beckmanfdtpr_versuch_6 [2023/04/17 14:12] (current) – new module beckmanf
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 ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt.  ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. 
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 +In der praktischen Prüfung müssen Sie einen Bericht über Ihren Entwurf, die Simulationen und die Messungen abgeben. Deshalb haben Sie hier die Gelegenheit solche Berichte abzugeben. Die Form des Berichts ist  hier: [[:dt_berichtsform | Form der Berichts]] beschrieben.
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 ==== Fragen zur Vorbereitung ==== ==== Fragen zur Vorbereitung ====
  
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 ===== Laboraufgaben ===== ===== Laboraufgaben =====
  
-Lassen Sie im Labor diese {{:public:digilab_vga:dtpr-checkliste-v6.pdf|Checkliste V6}} von den Betreuern abzeichnen. Installieren Sie das Projektverzeichnis mit+Installieren Sie das Projektverzeichnis mit
  
 <code> <code>
-git clone https://git.etech.fh-augsburg.de/friedrich.beckmann/digilab_vga.git+git clone https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/eds1.git
 </code> </code>
 ==== Analyse des VGA DAC ==== ==== Analyse des VGA DAC ====
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   - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerständen zusammen. Wie modellieren Sie die digitalen Ausgänge des FPGA?   - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerständen zusammen. Wie modellieren Sie die digitalen Ausgänge des FPGA?
   - Berechnen Sie die erwarteten Spannungen für VGA_R(3..0) = "0000" und "1111".   - Berechnen Sie die erwarteten Spannungen für VGA_R(3..0) = "0000" und "1111".
-  - Analysieren Sie die Schaltung "de1_vgadac" im Projektverzeichnis. Vergleichen Sie die Schaltung mit der von Ihnen vorgeschlagenen Schaltung aus Punkt 1. Wie können Sie mit dieser Schaltung die Kennlinie messen? +  - Erstellen Sie eine Schaltung de1_vgadac mit der zu erstellenden VHDL Datei "de1_vgadac_rtl.vhd" mit der Sie den roten VGA Kanal über die Schalter SW3 bis SW0 kontrollieren können. Das zugehörige pnr Verzeichnis soll de1_vgadac heissen. 
 +  - Wie können Sie mit dieser Schaltung die Kennlinie messen? 
   - Messen Sie die Ausgangsspannungen für alle möglichen Wertekombinatonen von VGA_R.    - Messen Sie die Ausgangsspannungen für alle möglichen Wertekombinatonen von VGA_R. 
   - Berechnen Sie die Werte bei idealem DAC Verhalten.   - Berechnen Sie die Werte bei idealem DAC Verhalten.
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 == Bericht == == Bericht ==
  
-Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. +Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. 
 + 
 +Laden Sie den Bericht als pdf Datei mit dem Dateinamen "eds1_vgadac_<name1>_<name2>.pdf" im [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | Moodlekurs hoch]]. 
  
 == Anschluss eines VGA Monitors an das Board == == Anschluss eines VGA Monitors an das Board ==
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   - Danach wechseln die Rollen.    - Danach wechseln die Rollen. 
  
-=== Designphase ===  +=== Designphase und Verifikation === 
- +
-In der Designphase soll der Entwurf in VHDL umgesetzt werden. +
  
-  - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Modifizieren Sie dazu die VHDL Datei "clockengen_rtl.vhd". Verwenden Sie Signalnamen aus Ihrem Papierentwurf. +In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben.
-  - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis lautet "clockengen". Die Testbench ist bereits vorhanden. +
  
-=== Verifikationsphase ===+  - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. 
 +  - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten. 
 +  - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverläufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repräsentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein. 
 +  - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht mit dem Dateinamen "eds1_clockengen_<name1>_<name2>.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch.
  
-Jetzt sollen die Gruppen gegenseitig ihr Design kontrollieren. 
  
-  - Teilen Sie Ihre Gruppenmitglieder auf in einen "Tester" und einen "Erklärer".  
-  - Jeweils ein "Tester" geht zu einer anderen Gruppe und lässt sich vom "Erklärer" das Design und den Simulationsverlauf erläutern.   
  
  
  • dtpr_versuch_6.1525092028.txt.gz
  • Last modified: 2018/04/30 14:40
  • by beckmanf