dtpr_versuch_6

Differences

This shows you the differences between two versions of the page.

Link to this comparison view

Both sides previous revision Previous revision
Next revision		 Previous revision
dtpr_versuch_6 [2022/03/19 09:33] – [Analyse des VGA DAC] Schaltung machen statt nutzen beckmanfdtpr_versuch_6 [2023/04/17 14:12] (current) – new module beckmanf
Line 23: Line 23:
 ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt.  ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. 
  
-In der praktischen Prüfung müssen Sie einen Bericht über Ihren Entwurf, die Simulationen und die Messungen abgeben. Deshalb haben Sie hier die Gelegenheit solche Berichte abzugeben. Der Bericht soll folgende Formelemente enthalten+In der praktischen Prüfung müssen Sie einen Bericht über Ihren Entwurf, die Simulationen und die Messungen abgeben. Deshalb haben Sie hier die Gelegenheit solche Berichte abzugeben. Die Form des Berichts ist  hier: [[:dt_berichtsform | Form der Berichts]] beschrieben.
  
-  * Titel, Autoren und Datum müssen enthalten sein 
-  * Kurze Zusammenfassung mit den wichtigsten Ergebnissen "Abstract" 
-  * Tabellen numeriert mit Tabellenüberschriften 
-  * Abbildungen numeriert mit Untertiteln 
-  * Alle Abbildungen und Tabellen müssen im Text referenziert werden und es muss in Worten beschrieben sein, was dort zu sehen ist 
-  * Literaturverzeichnis nach ISO 690 numerisch (oder IEEE style) 
- 
-Ich habe eine [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/maschine|Latexvorlage mit einem Beispielbericht]] gemacht, der diese Formelemente enthält. Sie können aber auch andere Textverarbeitungsprogramme nutzen. Libreoffice ist auf den Laborrechnern installiert. Die Abgaben werden im PDF Format über Moodle gemacht. 
 ==== Fragen zur Vorbereitung ==== ==== Fragen zur Vorbereitung ====
  
Line 123: Line 115:
 Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird.
  
-Laden Sie den Bericht im Moodlekurs hoch: https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 +Laden Sie den Bericht als pdf Datei mit dem Dateinamen "eds1_vgadac_<name1>_<name2>.pdf" im [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | Moodlekurs hoch]]. 
  
 == Anschluss eines VGA Monitors an das Board == == Anschluss eines VGA Monitors an das Board ==
Line 295: Line 287:
 === Designphase und Verifikation ===  === Designphase und Verifikation === 
  
-In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. +In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben.
  
   - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf.   - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf.
   - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten.   - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten.
   - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverläufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repräsentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein.   - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverläufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repräsentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein.
-  - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht "report_<name1>_<name2>_clockengen.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch.+  - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht mit dem Dateinamen "eds1_clockengen_<name1>_<name2>.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch.
  
  
  • dtpr_versuch_6.1647678825.txt.gz
  • Last modified: 2022/03/19 09:33
  • by beckmanf