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| dtpr_versuch_6 [2022/03/19 10:34] – [Messung und Analyse eines unbekannten VGA Signals] Berichtsname beckmanf | dtpr_versuch_6 [2023/04/17 14:12] (current) – new module beckmanf | ||
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| === Designphase und Verifikation === | === Designphase und Verifikation === | ||
| - | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. | + | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben. |
| - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei " | - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei " | ||